Depuis plus d’une décennie, la course aux semi-conducteurs s’est résumée à une obsession : réduire la taille des transistors. Chaque nouvelle génération de gravure promettait davantage de performances, une meilleure efficacité énergétique et une densité accrue.
Mais à mesure que les limites physiques se rapprochent, le futur des processeurs pourrait ne plus dépendre uniquement de la finesse de gravure.
Selon l’analyste Ming-Chi Kuo, TSMC travaille actuellement sur une nouvelle technologie de packaging baptisée CoPoS (Chip-on-Panel-on-Substrate), qui pourrait profondément transformer la conception des futures puces dédiées à l’intelligence artificielle.
L’objectif est ambitieux : produire des accélérateurs IA plus grands, plus puissants et moins coûteux à fabriquer.
Key takeaways on TSMC’s next-generation advanced packaging, CoPoS (publicly available technical details omitted):
1. CoPoS is currently expected to enter mass production in 2H28. It is designed to improve the economics of ultra-large packages above the 9.5x reticle-size class,…
— 郭明錤｜Ming-Chi Kuo (@mingchikuo) June 11, 2026
CoPoS : une nouvelle approche pour assembler les puces du futur
Le principe de CoPoS consiste à abandonner partiellement l’approche traditionnelle basée sur les wafers circulaires au profit d’un traitement sur panneaux rectangulaires.
Cette différence peut sembler anodine, mais elle présente plusieurs avantages industriels majeurs.
Les panneaux permettent une meilleure utilisation des matériaux, une réduction des pertes de fabrication, des surfaces de packaging plus importantes et une baisse potentielle des coûts de production.
À une époque où les accélérateurs IA intègrent des dizaines de chiplets et des quantités toujours plus importantes de mémoire HBM (High Bandwidth Memory), la capacité à créer des packages de grande taille devient un facteur critique.
Selon les informations relayées par Kuo, la production de masse pourrait débuter autour de 2028.
Une évolution du CoWoS, pas un remplacement
TSMC domine déjà le marché du packaging avancé grâce à sa technologie CoWoS (Chip-on-Wafer-on-Substrate). Cette architecture est aujourd’hui utilisée par plusieurs des processeurs IA les plus recherchés du marché, notamment ceux de NVIDIA.
CoPoS ne viendrait donc pas remplacer CoWoS mais plutôt compléter l’offre existante.
Le nouveau procédé viserait principalement les générations futures d’accélérateurs nécessitant davantage de mémoire, davantage d’interconnexions et des dimensions toujours plus importantes.
Les futures architectures IA de NVIDIA, notamment la génération Feynman évoquée par plusieurs sources industrielles, figureraient parmi les premiers candidats potentiels à cette technologie.
Pourquoi le packaging est devenu le nouveau champ de bataille de l’IA ?
Pendant longtemps, le packaging était considéré comme une étape secondaire dans la fabrication d’une puce. Cette époque est révolue. L’explosion de l’intelligence artificielle a changé les règles du jeu.
Les grands modèles nécessitent aujourd’hui davantage de mémoire, davantage de bande passante, davantage de puissance de calcul et davantage de communications entre composants.
Or, il devient de plus en plus difficile de concentrer toutes ces ressources sur une seule puce monolithique.L’industrie s’oriente donc vers des architectures modulaires composées de multiples chiplets reliés entre eux à très haute vitesse. Dans ce contexte, la qualité du packaging devient presque aussi importante que la gravure elle-même.
Autrement dit, la manière dont les composants sont assemblés compte désormais autant que la manière dont ils sont fabriqués.
Une réponse à la hausse des coûts de l’IA
Cette évolution possède également une dimension économique. L’entraînement des modèles d’IA exige des infrastructures dont les coûts explosent chaque année. Les géants du cloud investissent désormais des dizaines de milliards de dollars dans leurs centres de données et leurs accélérateurs spécialisés.
Toute technologie permettant de réduire les coûts de fabrication d’améliorer les rendements industriels, et d’augmenter la puissance disponible par serveur et devient immédiatement stratégique.
TSMC cherche précisément à répondre à cette équation.
Grâce à une meilleure utilisation des matériaux et à des surfaces plus importantes, CoPoS pourrait permettre aux concepteurs de puces de repousser certaines limites actuelles sans dépendre uniquement des futures générations de gravure.
L’industrie entre dans une nouvelle phase
L’industrie des semi-conducteurs entre progressivement dans une nouvelle phase. Les avancées ne se mesurent plus uniquement en nanomètres. Alors que la miniaturisation devient plus coûteuse et techniquement complexe, l’innovation se déplace vers d’autres domaines : architectures chiplets, mémoire avancée, interconnexions haute vitesse et packaging intelligent.
Avec CoPoS, TSMC semble anticiper cette transition.
La prochaine révolution des processeurs IA ne viendra peut-être pas d’un transistor plus petit, mais d’une manière plus efficace d’assembler des milliards de transistors déjà existants.
Dans la course mondiale à l’intelligence artificielle, le véritable avantage concurrentiel pourrait bientôt se jouer non pas à l’intérieur de la puce, mais dans la façon dont elle est construite.
