Au mois d’août, un rapport affirmait que TSMC prévoyait d’augmenter de 50 % le prix de ses wafers de silicium destinées à la production de puces 2 nm (N2), atteignant 30 000 dollars l’unité — contre environ 20 000 dollars pour celles utilisées dans la fabrication des puces 3 nm de troisième génération (N3P).
Mais selon de nouvelles informations venues de Taïwan, la hausse serait nettement moins forte que prévu.
TSMC : Une augmentation contenue entre 10 % et 20 %
D’après le dernier rapport, TSMC augmentera bien ses tarifs, mais dans une fourchette comprise entre 10 % et 20 % seulement. Ainsi, le prix des wafers de 2 nm serait compris entre 22 000 et 24 000 dollars, bien loin des 30 000 dollars évoqués précédemment.
Cette modération pourrait limiter la hausse des prix des smartphones haut de gamme attendus en 2026, dont les processeurs seront gravés dans ce nouveau procédé.
Les autres nœuds avancés — 3 nm, 4 nm, 5 nm, 6 nm et 7 nm — devraient également connaître de légères augmentations, de l’ordre de quelques pourcents selon le client.
L’information initiale provenait du EE Times, qui évoquait une hausse record jamais vue dans un changement de génération. Si elle s’était confirmée, cela aurait marqué la première fois qu’un saut technologique entraînait une hausse du coût par transistor, traduisant un ralentissement de la miniaturisation.
La correction de ces estimations signifie donc que le coût par transistor resterait stable, préservant la compétitivité du nouveau nœud.
Les puces produites aux États-Unis coûteront plus cher
Selon le site Investors.com, les wafers de 3 nm se vendent actuellement entre 25 000 et 27 000 dollars, ce qui correspond bien à une augmentation de 10 à 20 % pour atteindre 30 000 dollars.
Le rapport précise également que les lignes de production avancées (3 nm à 7 nm) tournent à pleine capacité, tandis que les nœuds plus anciens (28 nm, 40 nm, 65 nm, 90 nm) sont sous-utilisés.
Les usines américaines de TSMC appliqueront, elles, une majoration de 5 % à 20 %, comme l’a confirmé Lisa Su, PDG d’AMD. Certaines sources indiquent même qu’actuellement, les puces 4 nm produites en Arizona subissent un surcoût de 30 %.
Ce différentiel s’explique par les coûts de production plus élevés aux États-Unis, qui réduisent les marges brutes du fondeur de 2 à 3 %. TSMC vise à maintenir un taux de marge de 53 %, jugé nécessaire pour financer ses investissements massifs dans la recherche et l’expansion de ses capacités.
La gravure 2 nm : une nouvelle génération de transistors
Le nœud de 2 nm introduit une nouvelle architecture de transistors : les Gate-All-Around (GAA). Ceux-ci reposent sur des nanosheets empilés horizontalement, permettant à la grille de contrôle d’envelopper complètement le canal.
Résultat :
- Moins de fuites de courant,
- Meilleure efficacité énergétique,
- Et performances accrues à tension égale.
Ces avancées permettront aux futurs processeurs 2 nm — que ce soit chez Apple, Qualcomm, MediaTek, AMD ou Nvidia — d’être plus rapides et moins énergivores.
Nvidia soutient la hausse de TSMC
Le PDG de Nvidia, Jensen Huang, a publiquement soutenu la décision de TSMC d’ajuster ses prix : « La valeur de ce que TSMC produit est immense… Une hausse des prix est naturelle et cohérente avec la valeur qu’ils apportent ». Un soutien de poids, venant du client le plus emblématique de la nouvelle ère de l’intelligence artificielle.
Au deuxième trimestre 2025, TSMC a atteint une part de marché record de 70,3 % sur le secteur de la fonderie, loin devant Samsung Foundry, deuxième avec seulement 7,3 %. Cette avance s’explique par la fiabilité du procédé 3 nm et par la confiance de grands concepteurs de puces, d’Apple à AMD.
Et après le 2 nm : cap sur le A16 (1,6 nm)
TSMC prévoit de débuter la production de masse du nœud A16 dès 2026. Le « A » fait référence à l’angström — 1 nanomètre équivaut à 10 angströms —, ce qui signifie que 16 angströms = 1,6 nm. Ce futur nœud inaugurera une innovation majeure : le Super Power Rail, version TSMC du Backside Power Delivery.
Les lignes d’alimentation seront placées à l’arrière du wafer, libérant de l’espace en surface pour les transistors. Les gains attendus sont de+8 à +10 % en performances, et −15 à −20 % en consommation énergétique à puissance égale.
La gravure A14 (1,4 nm) est déjà prévue pour 2028, marquant la prochaine étape de la miniaturisation.
